& Logics ist ein Logik-Schaltungssimulator mit integriertem Schema-Editor und einem Wellenform-Browser. Derzeit verfügbare schaltplantische Komponenten: Transistoren: NMOS, PMOS Logikgates: Puffer, Wechselrichter und, nand oder, noch, exor, exnor, Tri-State-Puffer und Wechselrichter Flip-Flops: D-Verriegelung, Rand ausgelöst D, JK-Flip-Flops, monostable Multiplexer: 2 bis 1, 4 bis 1, 8 bis 1. Demultiplexer: 1 bis 2, 1 bis 4, 1 bis 8 Anzeigen: LED, Oszilloskopsonde Displays: dezimal, hexadezimal Schalter: Umschalttaste, Taste Konstanten: hoch und niedrig.
Schema-Editor-Funktionen: benutzerdefinierte Unterschaltung (Black Box), kontextsensitives Menü, Autorouter, 7 Schritte Rückgängig/Wiederholen, Beschriftungen für Fernverbindungen, automatische Vergrößerung bei auswahl, Klonen, Drehen, Verriegeln und Entriegelt bewegen, vertikale und horizontale Ausrichtung, in die Mitte verschieben.
Der digitale Schaltungssimulator arbeitet mit drei Logikebenen und drei Impedanzwerten. Sie sind niedrig, undefiniert und hoch. Drähte können optional Logikebenen anzeigen. Switch-Level-Modellierung, Gate-Level-Modellierung und komplexe Gerätepegelmodellierung können in einer Schaltung gemischt werden. Der Simulator erkennt Laufzeitfehler und setzt Fehlermeldungen auf den Schaltplan. Erkannte Fehler sind: Vorübergehende Kurzschlussbedingungen. Wenn verbundene Ausgänge unterschiedliche oder nicht definierte Pegel aufweisen und eine niedrige oder nicht definierte Impedanz aufweisen. Spike-Erkennung. Wenn eine Eingabe einen Impuls erhält, der kürzer als der konfigurierte Wert ist. Flip-Flop-Setup, halten, Wiederherstellung, Wiederaufnahme der Zeit Verletzungen. Flip-Flops können in diesen Fällen in einen metastabilen Zustand gelangen.
Der Wellenformbrowser ist ein virtuelles digitales Oszilloskop. Die aktuellen Features sind: Start- , Stoppzeit, Pufferlängeneinstellung, Zeitverschiebung und Zoom, Anzeige logischer niedriger, hoher und nicht definierter Zustände.
Die 3.x-Versionen enthalten die HDL-Erweiterung. Es ist möglich, eine Schaltung in einer Box mit einer sehr kleinen Teilmenge von Verilog zu beschreiben. Die gates.s-Demo lädt das folgende Modul aus der simple.v-Datei:
Modul smpl_circuit (A,B,AND,NAND,OR,NOR,XOR,XNOR,BUF,NOT); Eingang A,B; Ausgabe AND,NAND,OR,NOR,XOR,XNOR,BUF,NOT; und #10 g0(AND,A,B); nand #10 g1(NAND,A,B); oder #10 g2(OR,A,B); noch #10 g3(NOR,A,B); xor #10 g4(XOR,A,B); xnor #10 g5(XNOR,A,B); buf #10 g6(BUF,A); nicht #10 (NOT,A); Endmodul
und die datei test1.v:
Modulschaltung(A,B,C,y); Eingang A,B; Ausgabe y; Draht e; und #30 g1(e,E,B); oder #30 g2(y,e,C); Endmodul
Es gibt keine Laufzeitfehlererkennung in den Boxen. Es wird nur der erste Kompilierungszeitfehler angezeigt.
Das Programm kommt mit eingebauten Demo-Schaltungen. Sie helfen Ihnen, schnell loszulegen. Weitere Informationen finden Sie in http://www.hexastyle.com/home/andlogics/first-3-steps. Sie können den Betrieb und das Timing der Beispiele einfach simulieren, analysieren und ändern. Eingebaute Beispiele: 74160, 74163 Synchronzähler 74180 Paritätsgenerator-Checker 74181 4 Bit ALU 74147, 74148 Prioritätsgeber Transistor-Level-Modellierung von CMOS-Gattern Weitere Beispiele, z.B. binärer Adder, Johnson-Zähler, können hier heruntergeladen werden: http://www.hexastyle.com/home/andlogics/download-examples
VERSIONSVERLAUF
- Version 4.9 veröffentlicht auf 2016-11-27
Hinzugefügt 7 Segment-Display, Widerstand, halb und voll Adder in einer Box mit Demo.,Behoben PMOS Transistor Simulation Problem. - Version 4.5 veröffentlicht auf 2016-09-10
Behoben appcompat Version Nichtübereinstimmung.,Es kann dazu führen, app einfrieren..
Programmdetails
- Kategorie: Bildung > Lehr- und Schulungswerkzeuge
- Verlag: Hexastyle
- Lizenz: kostenlos
- Preis: N/A
- Version: 4.9
- Plattform: android